原文:verilog中对同一个变量有判断条件的赋值

且看一段代码: always posedge clk begin if count lt T MS count lt count b else begin count lt sel lt sel : ,sel flag lt flag b if flag gt b flag lt end end always flag begin case flag b : dig S b : dig S b : ...

2016-02-21 10:45 0 5014 推荐指数:

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