ALTERA系列FPGA时序分析（一）
一. 约束的基本介绍 1.约束的分类 <1>.时序约束：主要用于规范设计的时序行为，表达设计者期望满足的时序条指导综合和布局布线阶段的优化算法等。 区域与位置约束：主要用于指定芯片I/O引脚位置以及指导实现工具在芯特定的物理区域进行布局布线。 其他约束：泛指目标芯片型号、接口 ...
原文：ALTERA系列FPGA时序分析（二）
一 基本时序路径 .FPGA内部来说，常见的基本时序路径 即静态时序分析对象 有以下四类： 内部寄存器之间的时序路径，即reg reg 输入引脚到内部寄存器的时序路径，即pin reg 内部寄存器到到输引脚的时序路径，即reg pin 输入引脚到输出引脚的时序路径，即pin pin 其中前三类路径是和内部寄存器reg和时钟CLK有关的，因此还需关注内部数据信号与时钟锁存沿的建立时间和保存时间 具体 ...
2016-01-26 16:33 3 1323 推荐指数：
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