Verilog中使用'include实现参数化设计
前段时间在FPGA上用Verilog写了一个多端口以太网的数据分发模块，因为每个网口需要独立的MAC地址和IP地址，为了便于后期修改，在设计中使用parameter来定义这些地址和数据总线的位宽等常量。 当时的做法是，顶层模块和子模块中都定义parameter型常数，在顶层模块引用子模块时 ...
原文：Verilog语法基础讲解之参数化设计
Verilog语法基础讲解之参数化设计 在Verilog语法中，可以实现参数化设计。所谓参数化设计，就是在一个功能模块中，对于一个常量，其值在不同的应用场合需要设置为不同的置，则将此值在设计时使用parameter 关键字声明，那么在上层模块例化使用该功能模块时，可以根据具体需求重新配置该常量的值，从而实现不同应用场合对对应常量的灵活调整。 以下为使用Verilog设计的一个控制LED闪烁灯的模块 ...
2015-12-01 17:27 0 3291 推荐指数：
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