FPGA DDR3调试
FPGA DDR3调试 Spartan6 FPGA芯片中集成了MCB硬核，它可以支持到DDR3。在Xilinx的开发工具Xilinx ISE中提供了MIG IP核，设计者可以用它来直接生成 DDR3 控制器设计模块，并通过 MIG 的 GUI 图形界面完成相关配置。 首先，建立ISE工程 ...
原文：关于SDRAM与DDR3在FPGA中应用浅谈（写在开头）
刚上研一时跟着实验室师兄做一个FPGA压缩算法实现 项目，算法采用最新的LPAQ压缩算法，FPGA采用xilinx KC 。 项目做了一年，到最后结尾的时候，测试性能，发现速度不能达标。师兄们顶着很大的压力进行各种尝试，却效果显微。 项目结束后师兄开始找工作，轮到我接着去改进这个压缩算法的硬件性能。老师给我的意见是在mig这块，用SDRAM替换DDR SDRAM也许能提升性能。毕竟之前的速度瓶颈 ...
2015-10-13 10:51 0 8570 推荐指数：
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FPGA设计之——DDR3
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[转]浅谈电路设计中应用DDR3处理缓存问题
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DDR3详解（以Micron MT41J128M8 1Gb DDR3 SDRAM为例）
转自：http://www.360doc.com/content/14/0116/16/15528092_345730642.shtml 以及参考网络。 首先，我们先了解一下内存的大体结构工作流程，这样会比较容量理解这些参数在其中所起到的作用。 这部分的讲述运用DDR3的简化时序图 ...
【转】DDR3详解（以Micron MT41J128M8 1Gb DDR3 SDRAM为例）
这两天正在学习FPGA如何控制DDR3的读写，找到一篇个人感觉比较有意义的文章，可以对DDR的内部结构有一个初步的了解。原文出处：http://blog.chinaunix.net/uid-28458801-id-3459509.html，感谢大神的付出。 首先，我们先了解一下内存 ...
【FPGA】Xilinx-7系的时钟资源与DDR3配置
引子： HP中的DDR需要sys_clk和clk_ref两路输入，HR用户功能也需要usr_clk时钟输入。 但是HR资源IO被完全占用，HP中只有bank33的MRCC/SRCC可以作为fpga的时钟输入。以及为了尽量减少差分晶振的数量，需要合理利用内部时钟资源。 一、先 ...