原文:集成电路中的assert和deassert应该如何翻译?

转载自:http: m.blog.csdn.net blog code robot 我每次看到电路中的assert与deassert时,总是感觉别扭,因为词典翻译总是 断言 ,没看到有电路中的 拉高 低 ,或 置位 清零 的解释,但从上下文的语境感觉就应该是这样翻译,所以今天baidu了一下,发现早有人研究这个问题,今天转载至此。 转载于: http: ad .blog.sohu.com .htm ...

2015-08-11 10:29 0 10038 推荐指数:

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集成电路的测试概述

集成电路测试的定义 集成电路测试是对集成电路或模块进行检测,通过测量对于集成电路的输出回应和预期输出比较,以确定或评估集成电路元器件功能和性能的过程,是验证设计、监控生产、保证质量、分析失效以及指导应用的重要手段。 集成电路测试的基本原理 被测电路DUT(Device Under ...

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所有JTAG集成电路应该支持菊花链

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文献翻译|基于4H-SIC的先进集成电路用n型LDMOS晶体管

基于4H-SIC的先进集成电路用n型LDMOS晶体管 摘要: 通过对具有不同的设计方式的具有减小的表面电场的横向4H-SIC-N型-横向扩散金属氧化物半导体(LDMOS)晶体管进行测量和模拟,得到了得出了不同的设计情况下集成电路的电气行为。在p型参杂的外延层制作一个额外n型区域从而形成 ...

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集成电路制造工艺概述

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半导体异质集成电路

半导体异质集成电路 中国集成电路落后三大原因: EDA落后,现阶段研究算法的多,但很灵散,没有规划、集成,形成能力,大型软件工程能力较弱,经验较少,用户部愿意使用国产软件工具; 装备落后,这主要是整体能力和市场环境等多方面因素影响; 器件与电路落后,表现材料落后;工艺精细度和稳定性不足 ...

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数字集成电路-电路系统与设计

数字电路设计的抽象层次:器件->电路->门->模块->系统 时钟偏差对全局信号都可能产生影响,是高性能大系统的设计关键。 集成电路的成本:固定成本+可变成本;固定成本可理解为研发成本,非重复的成本;可变成本可理解为生产制造(芯片成本和封测成本)过程中产生的成本,与良 ...

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专用集成电路 -- CMOS组合逻辑设计 目录 专用集成电路 -- CMOS组合逻辑设计 1. 静态互补CMOS 1.1 阈值损失 1.2 两输入与非门实例 1.3 延时与扇入的关系 1.4 解决 ...

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集成电路“开盖” & 辨别真假芯片

文档标识符:IC_DeCap_T-P3 作者:DLHC 最后修改日期:2021.10.2 最后修改内容:分类 本文链接:https://www.cnblogs.com/DLHC-TECH/p/IC_DeCap_T-P3.html 前言 集成电路诞生于20世纪 ...

Thu Apr 23 23:27:00 CST 2020 4 2475
 
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