verilog实现的16位CPU设计
verilog实现的16位CPU设计 整体电路图 CPU状态图 idle代表没有工作，exec代表在工作 实验设计思路 五级流水线，增加硬件消耗换取时间的做法。 具体每一部分写什么将由代码部分指明。 完整代码 headfile.v 头文件定义。包含整个工程中的特殊 ...
原文：verilog简易实现CPU的Cache设计
verilog简易实现CPU的Cache设计 该文是基于博主之前一篇博客http: www.cnblogs.com wsine p .html所增加的Cache，相同的内容就不重复写了，可点击链接查看之前的博客。 Cache结构 采用的是 way，循环 遍的测试方式，和书本上一致， 个set Cache设计 首先在PCPU模块里面增加寄存器 在流水线MEM那一阶段如果是STROE或者LOAD指令更 ...
2015-07-20 22:04 2 2806 推荐指数：
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