1、interface： interface 中的信号必须声明为logic，因为reg只允许在always块中赋值，wire至允许assign赋值，bit是两态，logic是四态的，且可以阻塞赋值也可以非阻塞赋值。 1、clocking block clocking规定了信号之间的时序关系 ...

前言 测试下可综合的interface接口，为了方便未来接口定义的懒惰操作以及减少出错的概率。 综合工具：Vivado2018.3 流程 首先看接口是什么？ 顾名思义，用于模块间信号交互的路。是一系列信号组。 想象一辆公交车(bus)，分立的信号就是乘客 ...

)非常适合一个架构的搭建。 在SV中，类可以定义在program, module, package中，但 ...

SV中线程之间的通信可以让验证组件之间更好的传递transaction。 SV对verilog建模方式的扩展：1) fork.....join 必须等到块内的所有线程都执行结束后，才能继续执行块后的语句。(所以使 ...

SV采用CRT的激励形式，而判断验证进度的标准也就是覆盖率(coverage)。 覆盖率的两种指定形式：显式的，直接通过SV来指定出的，如SVA，covergroup。 隐式的，在验证过程中，随"register move"就可以 ...

SV搭建testbench的关键概念：CRT(constraint random test)，测试集的随机化。 由于对象class由数据和操作组成，所以对数据的随机化一般放在一个class内。(对环境或环境的配置也可以反映在配置参数的随机化上) 一个constraint包括两部分：rand ...

Verilog-1995中规定的数据类型有：变量(reg), 线网(wire), 32位有符号数(integer), 64位无符号数(time), 浮点数(real)。 SV扩展了reg类型为logic，除了reg类型的功能外，可以用在连续赋值，门单元和模块所驱动。但是不能用在双向总线建模 ...

在面向对象编程中，可以这么说：“接口定义了对象的行为”， 那么具体的实现行为就取决于对象了。 在Go中，接口是一组方法签名(声明的是一组方法的集合)。当一个类型为接口中的所有方法提供定义时，它被称为实现该接口。它与oop非常相似。接口指定类型应具有的方法，类型决定如何实现这些方法 ...