Interface：SV中新定义的接口方式，用来简化接口连接，使用时注意在module或program之外定义interface，然后通过'include来添加进工程。 interface arb_if(input bit clk); //clk信号 ...

SV中线程之间的通信可以让验证组件之间更好的传递transaction。 SV对verilog建模方式的扩展：1) fork.....join 必须等到块内的所有线程都执行结束后，才能继续执行块后的语句。(所以使 ...

SV采用CRT的激励形式，而判断验证进度的标准也就是覆盖率(coverage)。 覆盖率的两种指定形式：显式的，直接通过SV来指定出的，如SVA，covergroup。 隐式的，在验证过程中，随"register move"就可以 ...

SV搭建testbench的关键概念：CRT(constraint random test)，测试集的随机化。 由于对象class由数据和操作组成，所以对数据的随机化一般放在一个class内。(对环境或环境的配置也可以反映在配置参数的随机化上) 一个constraint包括两部分：rand ...

Verilog-1995中规定的数据类型有：变量(reg), 线网(wire), 32位有符号数(integer), 64位无符号数(time), 浮点数(real)。 SV扩展了reg类型为logic，除了reg类型的功能外，可以用在连续赋值，门单元和模块所驱动。但是不能用在双向总线建模 ...

什么是OOP，Object Oriented Programming，是面向对象的编程，还有OOD（面向对象的设计），OOA（面向对象的分析） 面向对象的三大特性： 1、封装 隐藏对象的属性和实现细节，仅对外提供公共访问方式，将变化隔离，便于使用，提高 ...

面向对象 面向对象的本质就是：以类的方式组织代码，以对象的组织（封装）数据 创建与初始化对象 使用new关键字创建的时候，除了分配内存空间之外，还会给创建好的对象进行默认的初始化以及对类中构造器的调用 构造器 作用 实例化初始值 //有参构造：一旦定义了有参构造，无参就必须显示定义 ...

SV中增加了一种方式ref，指定为引用而不是复制。这种方式只能用在automatic的子程序中，这种参数的好处是在子程序中 修改变量对调用它的模块随时可见。 task bus_read(input logic [31:0] addr, ref logic ...