verilog实现的16位CPU单周期设计
verilog实现的16位CPU单周期设计 这个工程完成了16位CPU的单周期设计，模块化设计，包含对于关键指令的仿真与设计，有包含必要的分析说明。 单周期CPU结构图 单周期CPU设计真值表与结构图 该CPU用到的指令集,16位8个通用寄存器 设计思路 ...
原文：verilog实现的16位CPU设计
verilog实现的 位CPU设计 整体电路图 CPU状态图 idle代表没有工作，exec代表在工作 实验设计思路 五级流水线，增加硬件消耗换取时间的做法。 具体每一部分写什么将由代码部分指明。 完整代码 headfile.v 头文件定义。包含整个工程中的特殊变量定义。后文中只用到gr 到gr 部分，因此该部分没写gr 到gr ，有需要的同学请自行加上。 CPU.v 这个是整个工程的顶层模块。输 ...
2015-02-15 14:23 5 10767 推荐指数：
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