亚稳态的产生机理、消除办法 （可以理解为什么打拍） https://blog.csdn.net/gordon_77/article/details/79483119 1. 应用背景 1.1 亚稳态发生原因 在FPGA系统中，如果数据传输中不满足触发器 ...

。 解决方法：两级寄存器同步 + 格雷码 同步的过程有两个： （1）将写时钟域的写指针同步到读时钟域，将同步 ...

一、什么是亚稳态 首先康康百度怎么解释亚稳态的：亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上。在这个稳定期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种无用的输出电平 ...

1首先介绍一下建立时间和保持时间的基本概念： 1.1建立时间和保持时间： ...

1.1 亚稳态发生原因 在FPGA系统中，如果数据传输中不满足触发器的Tsu和Th不满足，或者复位过程中复位信号的释放相对于有效时钟沿的恢复时间（recovery time）不满足，就可能产生亚稳态，此时触发器输出端Q在有效时钟沿之后比较长的一段时间处于不确定的状态 ...

竞争(Race)：一个门的输入有两个及以上的变量发生变化时，由于各个输入的组合路径的延时不同，使得在门级输入的状态改变非同时。 冒险或险象(Hazard)：竞争的结果，如毛刺Glitch。 相邻信号间的串扰也可能产生毛刺Glitch。 组合逻辑的冒险是过渡性的，它不会使得稳态值偏离正常值 ...

　　前面的博文聊到了触发器的建立时间和保持时间：http://www.cnblogs.com/IClearner/p/6443539.html 那么今天我们来聊聊与触发器有关的亚稳态已经多时钟系统中的时钟切换。与亚稳态有关的问题比如跨时钟域的问题很快就会补充。今天的主要内容如下所示 ...

1. 应用背景 1.1 亚稳态发生原因 在FPGA系统中，如果数据传输中不满足触发器的Tsu和Th不满足，或者复位过程中复位信号的释放相对于有效时钟沿的恢复时间（recovery time）不满足，就可能产生亚稳态，此时触发器输出端Q在有效时钟沿之后比较长的一段时间 ...