比较有用的样式
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原文：对Verilog 初学者比较有用的整理(转自它处)
作者:Ian 时间: : 标题:菜鸟做设计必看 有关如何做设计的整体思路，以及能否综合的笔记 所谓综合，就是把描述语言转化成能硬件实现的电路，学verilog的时候，没有人给我说要不要考虑能否综合的问题 看了 本书，居然没有一本书讲到能否综合，所以设计出来的程序完全不能用 而且，书中都是讲语句的具体使用办法，例如always ，但是什么时候用always，几个always之间 时序电路 逻辑电路 ...
2014-11-25 16:48 2 163022 推荐指数：
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