always@* 和 assign的区别
用了很久的mc8051，一直以为mc8051的外扩接口有问题，只能写出不能读入。 尝试了很多种方案，包括外部接口使能打一拍读入都试了，都不行。 突然发现数据读入一直都用的assign，换成always@*会是什么样，居然TMD好使了。原始代码 // assign xdata_o ...
原文：verilog中assign和always@(*)的区别和值得注意
verilog描述组合逻辑一般常用的有两种：assign赋值语句和always 语句。两者之间的差别有： . 被assign赋值的信号定义为wire型，被always 结构块下的信号定义为reg型，值得注意的是，这里的reg并不是一个真正的触发器，只有敏感列表为上升沿触发的写法才会综合为触发器，在仿真时才具有触发器的特性。 . 另外一个区别则是更细微的差别：举个例子, wire a reg b a ...
2014-11-09 14:12 0 2490 推荐指数：
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