基于verilog状态机的交通灯演示
设计要求：设计一个简易的交通灯（系统时钟1hz共阴极）。南北方向为主干道（L3~L1),绿灯时间为29s；东西方向为次干道（L6~L4),绿灯时间为19s；在一个方向从红灯转绿灯前3s，另一个方向黄灯亮3s。 S1 S2 S3 ...
原文：verilog状态机实现的简单交通灯
module lxl clk,rst,led,sel,dig input clk,rst output reg : led output reg : sel output : dig parameter s b ,s b reg current state,next state parameter T s d reg : t reg : cnt,cnt wire w reg clk out alw ...
2013-06-23 10:17 0 3331 推荐指数：
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