今天开始看特权大大的 实战演练之时序收敛 ，看到set max delay时跟着做了一下，设置了最大延时为 ns,然后report timing突然自动飘红了，很意外，于是看了看瓢红的路径的waveform，意外的发现set max delay中设置的值成了latch edge time,由于E文不好google了半天也没找到原因，于是再次祭法宝 从TimeQuest方向进行猜测 。由于repor ...
2013-04-21 12:53 0 4228 推荐指数：
一、存在背景分析 文档的说法是，set_input_delay和set_output_delay描述的是数据在端口处与某时钟的时序关系。这样的说法是很表面的。input/output其实是模拟数据在端口外的延时，实际上这是端口的一个外部约束条件，目的是为了约束FPGA输入端口 ...
，create_generated_clock是用于衍生时钟，TimeQuest作STA分析时会自动计算sour ...
命令设置延迟。例如，限制一个门控时钟的控制信号ctrl： set_max_delay 5 -fr ...
关于set_input_delay的用法分析 数据分为了系统同步和源同步： 对于下降沿采集数据的情况，当下降沿时钟延迟dv_afe到达无效数据最左端时，图中1位置，为最小延时，即采集不到有效数据的临界点，当下降沿时钟延迟period-dv_bre时，到达无效数据的最右端，同样也是采集不到 ...
rtsp服务默认使用udp协议，容易丢包，报这个错误。改为tcp，则解决。 ffmpeg-设置rtsp推流/拉流使用的协议类型（TCP/UDP）（转） 拉流（设置TCP/UDP） ...
参考： https://forums.xilinx.com/t5/Timing-Analysis/Hold-violation-in-ISERDES/td-p/715121 前言 在STA中，要分析上游器件和FPGA之间的时序关系就得指定input delay ...
软件： 1、流媒体服务器EasyDarwin-windows-8.1.0-1901141151 2、ffmpeg-20181001-dcbd89e-win64-static 3、直播源：rtsp ...
1、set_input_delay 定义：the time data arrives at FPGA and still meets Tsu 来源：数据来源于外部器件 由图可见，约束-set_input_delay时，需要定义一个virtual clock 计算 ...
