Verilog的序列信号检测器实现及其testbench仿真
终于迈向了testbench的学习，第一个就拿简单的练练手，没想这都遇到了好几个问题，在一番折腾下，终于把问题调试完毕，趁热乎过来写下本人的第一篇博客。。序列信号检测器对串行输出进行检测，如果检测到连续的1001，则输出1，否则输出0。 程序采用两段式状态机写法。两段式状态机即：用两个 ...
原文：第一次verilog实验——序列检测器的实现
第一次用verilog上机建模，深刻体会到看书所掌握不到的体会。有时候看书无法细心观察到的东西，在敲实验代码的时候，或许能够体现出来。现将第一次的体会记录如下。 还是先将verilog代码写下 然后是testbench的代码： 用Modelsim进行综合前仿真，波形如下： 波形从上到下依次是clk，rst n，x，z ，x用于序列输入，z为检测到 序列之后的输出。 从第一次实验中得到了几点经验， ...
2013-02-13 22:20 0 11576 推荐指数：
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