[笔记]ISE中FIFO和DDR3
基于FPGA内部的FIFO设计 来源：http://www.dzsc.com/data/html/2008-9-16/69183.html 在FPGA设计中，内部的FIFO设计是 个不可或缺的内容，其设计的质师会直接影响FPGA的逻辑容量和时序。在Xilinx中的某些高端器件是内置 ...
原文：[笔记]Altera中DDR3设计
DDR 频率自适应 FRC理解 参考来源：http: www.cnblogs.com TFH FPGA archive .html 转帖注意： uniphy：IP核设置步骤： Memory clock frequency：给DDR的时钟频率 对FPGA PHY设置 PLL reference clock frequency：FPGA时钟引脚输入的时钟，供DDR的PLL使用时钟频率 关键设置 。工程 ...
2012-12-06 15:31 0 13481 推荐指数：
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