原文:C6678->SRIO和Virtex6->FPGA

设计的板子到了SRIO调试阶段了,在板子上,一片V 和两片 通过 XSRIO互联,中间没有Switch,总算搞定了相互之间的通信。 首先,感谢Ti论坛提供的SRIO程序范例,但是其硬件平台是EVM板,更多的只能用于loopback测试,但是可以在其基础上修改。 .初始化DSP的SRIO,主要是对SerDes进行配置,然后是Lane和Speed的配置,最后需要等待FPGA的LinK建立,我们在建立 ...

2012-07-13 23:11 19 6386 推荐指数:

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SRIO调试(C6678->SRIOVirtex6->FPGA

C6678->SRIOVirtex6->FPGA 设计的板子到了SRIO调试阶段了,在板子上,一片V6和两片6678通过4XSRIO互联,中间没有Switch,总算搞定了相互之间的通信 ...

Thu Oct 26 23:46:00 CST 2017 0 1212
6678SRIO初始化问题

首先,FPGASRIO初始化需要配合DSPSRIO初始化同步进行。并且FPGASRIO初始化时间要早于DSP的SRIO初始化。 所以这就涉及一个同步的问题。 需要先运行FPGASRIO初始化,然后DSP运行SRIO初始化,两方配合完成SRIO初始化。 但是如果纯粹去计算启动时间,每个 ...

Tue Aug 25 03:36:00 CST 2020 1 711
基于TI DSP TMS320C6678、Xilinx K7 FPGA XC7K325T的高速数据处理核心板

一、板卡概述 该DSP+FPGA高速信号采集处理板由我公司自主研发,包含一片TI DSP TMS320C6678和一片Xilinx FPGA K7 XC72K325T-1ffg900。包含1个千兆网口,1个FMC HPC接口。可搭配使用AD FMC子卡、图像FMC子卡等,用于软件无线电系统,基带 ...

Fri Nov 26 18:17:00 CST 2021 0 934
C6678的PLL模块设置

这部分讲解的是Main PLL和 PLL Controller的配置,主要介绍怎样提供DSP核 C66X CorePac需要的工作时钟;C6678除了Main PLL,还有 DDR3 PLL、PASS PLL。 1、Keystone1架构 C6678: Main PLL and PLL ...

Thu Feb 01 06:53:00 CST 2018 0 1294
基于TI DSP TMS320C6678、Xilinx K7 FPGA XC7K325T的高速数据处理核心板

一、板卡概述 该DSP+FPGA高速信号采集处理板由我公司自主研发,包含一片TI DSP TMS320C6678和一片Xilinx FPGA K7 XC72K325T-1ffg900。包含1个千兆网口,1个FMC HPC接口。可搭配使用AD FMC子卡、图像FMC子卡等,用于软件无线电系统,基带 ...

Thu Dec 16 00:02:00 CST 2021 0 101
关于C6678的网口问题

1、C6678 Keystone1架构的GbE switch subsystem如图所示: 2、从图中可以看到MAC层与物理层PHY芯片的连接接口是由SGMII+SerDES构成,SGMII是以太网MAC与PHY之间的媒体接口,SerDES为可编程的串行接口,为差分输入输出。 3、网上 ...

Fri Dec 08 18:16:00 CST 2017 0 1514
 
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