[笔记]Altera中DDR3设计
DDR3频率自适应 FRC理解！ 参考来源：http://www.cnblogs.com/TFH-FPGA/archive/2012/08/31/2665759.html 转帖注意： uniphy：IP核设置步骤： Memory clock frequency：给DDR的时钟频率 ...
原文：[笔记]ISE中FIFO和DDR3
基于FPGA内部的FIFO设计 来源：http: www.dzsc.com data html .html 在FPGA设计中，内部的FIFO设计是 个不可或缺的内容，其设计的质师会直接影响FPGA的逻辑容量和时序。在Xilinx中的某些高端器件是内置的FIFO控制器，在coregen中可以直接产生这的硬FIFO控制器， 强烈建议能够使用硬的HFO控制器的场合，直接的好处足节省逻辑资源和提高逻辑速度 ...
2012-05-10 10:04 0 3208 推荐指数：
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